FPGA SPI 通信 - 硬件日记

简介#

在之前讲 {% post_link ‘FPGA 串口通信’ %} 的时候，有讲到过串口通信是异步通信，而 SPI 通信是一个典型的同步通信。它需要主设备驱动时钟信号线，所有数据位的发送和接收都在时钟的边沿触发，收发双方不再需要各自校准波特率，也不用起始位/停止位等操作，因此相比于异步的串口通信，这种通信方式效率更高，时序更稳定。缺点则是占用了更多的管脚，在 PCB 的布局布线上相比于串口复杂一些。

标准 SPI(四线式) 接口#

标准 SPI 接口采用的是四线式接线方式，有 SCLK、MOSI、MISO 以及 SS#/CS# 四根信号线。这种方式的 SPI 接口支持全双工通信，即同时接收和发送。

SCK/SCLK：SPI 的串行时钟，由主设备 (Master) 驱动。
MOSI：全称：Master Out Slave In，是标准 SPI 的一根数据线，由主机输出，从机输入
MISO：全称：Master In Slave Out，是标准 SPI 的一根数据线，由从机输出，主机输入
SS#/CS#：全称：Slave Select/Chip Select 由主机驱动的片选信号线，用于多设备共享一个 SPI 总线时，选定指定设备有效的信号。该信号低电平有效。

关于片选信号线：从机设备片选信号线为高电平时，不会接收来自 MOSI 数据线上的数据，同时设备本身也不会输出任何数据。

下面是一张多设备共享 SPI 通信的连接方式图 SPI 一主多从接线方式

半双工 SPI (三线式) 通信#

该种接线方式将数据接口 (MISO、MOSI) 整合成了一个双向数据接口 (SDIO)，不是标准的 SPI 形式，这种 SPI 通信只支持半双工通信，但这是一种常用和被广泛支持的变体，通常称为 “三线 SPI” 或 “半双工 SPI”。三线式 SPI 通信同样支持多设备共享 SDIO 总线。

用一张表格来对比四线式 SPI 和三线式 SPI 的区别：

对比项	标准 SPI (四线式)	三线 SPI (四线式)
信号线	4根，SCLK, MOSI, MISO, CS	3根：SCLK, SDIO, CS
数据线	两根独立：发送 (MOSI) 和接收 (MISO) 分开	一根共用：发送和接收都通过同一条 SDIO 线
传输模式	全双工：可同时发送和接收	半双工：同一时刻只能发送或接收，不能同时进行
引脚数量	较多	较少，节省I/O资源

关于 SDIO 如何切换数据方向：这个要看具体的芯片数据手册，每款芯片的数据手册对于换向的时机都是不一样的。如我调试时的某款 ADC 芯片 SDIO 通信时序如下 (高位先发)：

bit 功能功能介绍
23 R/W# 读写控制位，读操作时写 1，写操作时写 0
[22:08] A0 to A14 15 位寄存器地址
[07:00] Do to D7 7 位数据，读操作时为向寄存器写入该数据，写操作时为读回指定地址的寄存器数据，读操作时此时的 SDIO 方向为输入

bit	功能	功能介绍
23	R/W#	读写控制位，读操作时写 1，写操作时写 0
[22:08]	A0 to A14	15 位寄存器地址
[07:00]	Do to D7	7 位数据，读操作时为向寄存器写入该数据，写操作时为读回指定地址的寄存器数据，读操作时此时的 SDIO 方向为输入

SPI 的四种通信模式#

由 CPOL(时钟极性) 和 CPHA(时钟相位) 控制

CPOL(时钟极性): 控制 SCLK 电平在空闲时的状态
- 若 CPOL=0 则当 SPI 总线空闲时, SCLK 处于低电平状态
- 若 CPOL=1 则当 SPI 总线空闲时, SCLK 处于高电平状态
CPHA(时钟相位): 控制数据的采样边沿
- 若 CPHA=0 则在时钟信号的第一个跳变沿 (通常是上升沿) 进行数据采样
- 若 CPHA=1 则在时钟信号的第二个跳变沿 (通常是下降沿) 进行数据采样

模式	CPOL (时钟极性)	CPHA (时钟相位)	说明
0	0	0	空闲时低电平, 上升沿采集
1	0	1	空闲时低电平, 下降沿采集
2	1	0	空闲时高电平, 上升沿采集
3	1	1	空闲时高电平, 下降沿采集

SPI 模块参数以及端口定义#

参数	功能描述
DATA_WIDTH	数据位宽
CPOL	时钟极性
CPHA	时钟相位
DLK_DIV	SCLK 的时钟分频系数
MOSI_IDLE_STATE	MOSI 信号线在空闲时的状态
CONTINUOUS_CLK	是否产生连续的时钟信号，若设置为 1’b0，则表示时钟仅在 SPI 活跃时产生。若设置为 1’b1，则表示时钟信号始终产生

端口	I/O	作用
clk	I	模块的时钟输入
rst_n	I	模块复位信号，低电平有效
dat_tx[N-1:0]	I	要通过 SPI 总线发送的数据（N 为数据位宽）
dat_rx[N-1:0]	O	由从机接收到的数据（N 为数据位宽）
start_op	I	一个时钟周期的脉冲信号，用于开始 SPI 通信
spi_end	O	一个时钟周期的脉冲信号，表示 SPI 发送或接收完成
spi_sclk	O	spi 的时钟信号线
spi_cs_n	O	spi 的片选信号线
spi_miso	I	SPI 的一根数据线，由从机输出，主机输入
spi_mosi	O	SPI 的一根数据线，由主机输出，从机输入
data_bit_cnt	O	发送的比特位计数器，用于在其顶层实现 SDIO 通信

1
module spi_master #(
2
    parameter                       DATA_WIDTH          = 4'd8             , // data width
3
    parameter                       CPOL                = 1'b0              , // Clock polarity
4
    parameter                       CPHA                = 1'b0              , // Clock phase
5
    parameter                       CLK_DIV             = 8'd10             , // input clk division, used to generate SCLK.
6
    parameter                       MOSI_IDLE_STATE     = 1'b0              , // when module goes to idle. the MOSI line logic level will be set to this value
7
    parameter                       CONTINUOUS_CLK      = 1'b0                // when set to 1'b1, the SCLK line will continouous or only toggle when cs is low logic if it sets to 1'b0.
8
)(
9
    input                           clk                                     , // module clock
10
    input                           rst_n                                   , // module reset signal, active low
11

12
    input       [DATA_WIDTH-1:0]    dat_tx                                  , // the data to be transmitted to slave device
13
    output  reg [DATA_WIDTH-1:0]    dat_rx                                  , // the data received from the slave device
14
    input                           start_op                                , // pulse, trigger transfer dat operation
15

16
    output  reg                     spi_end                                 , // signal is high when transferring data
17

18
    // PHY signals
19
    output                          spi_sclk                                , // serial clock
20
    output  reg                     spi_cs_n                                , // chip select signal, active low
21
    input                           spi_miso                                , // master in slave out
22
    output  reg                     spi_mosi                                , // master out slave in
23
    output  reg [7:0           ]    data_bit_cnt                              // bit transmit counter
24
);
25
// ...
26

27
endmodule

串行时钟的产生#

通过计数器产生 sclk_inv 信号，该信号为一个时钟周期的脉冲信号，每一次脉冲信号都代表着 SCLK 信号将会在下一个时钟周期跳变一次。

1
// REGION_HEADER------------------------------------------------------------------------------------
2
reg                         spi_sclk_inv                ; // This signal is a pulse signal with a clk period, and on its rising edge, the SCLK signal will invert once.
3
reg                         spi_sclk_internal           ; // internal serial clock divied from module clock
4

5
// generate spi_sclk_inv signal
6
always  @(posedge clk or negedge rst_n) begin
7
    if (!rst_n) begin
8
        clk_cnt         <=  8'd0                    ;
9
        spi_sclk_inv     <=  1'b0                   ;
10
    end
11
    else if (clk_cnt == CLK_DIV - 1'b1) begin
12
        clk_cnt         <=  8'd0                    ;
13
        spi_sclk_inv     <=  1'b1                   ;
14
    end
15
    else if (clk_cnt == CLK_DIV[7:1] - 1'b1) begin
16
        clk_cnt         <=  clk_cnt + 1'b1          ;
17
        spi_sclk_inv     <=  1'b1                   ;
18
    end
19
    else begin
20
        clk_cnt         <=  clk_cnt + 1'b1          ;
21
        spi_sclk_inv     <=  1'b0                   ;
22
    end
23
end
24

25
// generate spi_sclk_internal signal
26
always  @(posedge clk or negedge rst_n) begin
27
    if (!rst_n) begin
28
        spi_sclk_internal   <=  1'b0                ;
29
    end else if (spi_sclk_inv) begin
30
        spi_sclk_internal   <=  !spi_sclk_internal  ;
31
    end else begin
32
        spi_sclk_internal   <=   spi_sclk_internal  ;
33
    end
34
end
35

36
// assign continouous clock
37
generate
38
    if (CONTINUOUS_CLK == 1'b1)
39
        assign spi_sclk = spi_sclk_internal ^ CPOL                                  ;
40
    else
41
        assign spi_sclk = (spi_cs_n == 1'b1) ? CPOL : (spi_sclk_internal ^ CPOL)    ;
42
endgenerate
43
// REGION_FOOTER------------------------------------------------------------------------------------

时钟边沿的判断#

根据内部的 sclk_internal 信号，即可判断上升沿和下降沿。

当 sclk_internal 是高电平且 spi_sclk_inv 产生了脉冲信号的时候，表示 sclk_internal 将会在下个时钟周期跳变到低电平，此时则为 sclk_internal 的下降沿。
当 sclk_internal 是低电平且 spi_sclk_inv 产生了脉冲信号的时候，表示 sclk_internal 将会在下个时钟周期跳变到高电平，此时则为 sclk_internal 的上升沿。
update_edge 和 sample_edge 则表示 SPI 数据的更新边沿和采样边沿，依照 CPHA 参数的设置在上升沿或下降沿更新/采样数据。

1
wire    spi_sclk_negedge    =   spi_sclk_internal & spi_sclk_inv                ; // pulse signal, indicates SCLK negedge
2
wire    spi_sclk_posedge    =  !spi_sclk_internal & spi_sclk_inv                ;
3
wire    update_edge         = (CPHA == 0) ? spi_sclk_negedge : spi_sclk_posedge ; // Select update and sample edges based on CPHA
4
wire    sample_edge         = (CPHA == 0) ? spi_sclk_posedge : spi_sclk_negedge ;

完整的 SPI 代码#

1
module spi_master #(
2
    parameter                       DATA_WIDTH          = 5'd24             , // data width, [1bit RW ctrl, 15 bits register addr, 8 bits data]
3
    parameter                       CPOL                = 1'b0              , // Clock polarity
4
    parameter                       CPHA                = 1'b0              , // Clock phase
5
    parameter                       CLK_DIV             = 8'd10             , // input clk division, used to generate SCLK.
6
    parameter                       MOSI_IDLE_STATE     = 1'b0              , // when module goes to idle. the MOSI line logic level will be set to this value
7
    parameter                       CONTINUOUS_CLK      = 1'b0                // when set to 1'b1, the SCLK line will continouous or only toggle when cs is low logic if it sets to 1'b0.
8
)(
9
    input                           clk                                     , // module clock
10
    input                           rst_n                                   , // module reset signal, active low
11

12
    input       [DATA_WIDTH-1:0]    dat_tx                                  , // the data to be transmitted to slave device
13
    output  reg [DATA_WIDTH-1:0]    dat_rx                                  , // the data received from the slave device
14

15
    input                           start_op                                , // pulse, trigger transfer dat operation
16
    output  reg                     spi_end                                 , // signal is high when transferring data
17

18
    // PHY signals
19
    output                          spi_sclk                                , // serial clock
20
    output  reg                     spi_cs_n                                , // chip select signal, active low
21
    input                           spi_miso                                , // master in slave out
22
    output  reg                     spi_mosi                                , // master out slave in
23
    output  reg [7:0           ]    data_bit_cnt                              // bit transmit counter
24
);
25

26
// NOTE_HEADER--------------------------------------------------------------------------------------
27
// SPI Modes | CPOL             | CPHA          | Note
28
//           | (Clock Polarity) | (Clock Phase) |
29
// ==========+==================+===============+===================================================
30
//         0 |                0 |             0 | Clock low  level when idle, data sampled on rising  edge
31
//         1 |                0 |             1 | Clock low  level when idle, data sampled on falling edge
32
//         2 |                1 |             0 | Clock high level when idle, data sampled on rising  edge
33
//         3 |                1 |             1 | Clock high level when idle, data sampled on falling edge
34
// NOTE_FOOTER--------------------------------------------------------------------------------------
35

36
//================================================================================
37
// local parameter declarations
38
//================================================================================
39

40
//================================================================================
41
// reg declarations
42
//================================================================================
43
reg [DATA_WIDTH-1:0 ]       data_tx_buffer              ; // tx data buffer, shift out to mosi
44
reg [DATA_WIDTH-1:0 ]       data_rx_buffer              ; // rx data buffer, shift in from miso
45
reg [7:0            ]       clk_cnt                     ; // a counter for frequency division
46

47
reg                         spi_sclk_inv                ; // This signal is a pulse signal with a clk period, and on its rising edge, the SCLK signal will invert once.
48
reg                         spi_sclk_internal           ; // internal serial clock divied from module clock
49

50
reg                         trans_end_d                 ;
51
reg                         trans_start                 ;
52
reg                         spi_start_op_d0             ;
53
reg                         spi_start_op_d1             ;
54
reg                         spi_busy                    ; // internal busy signal
55
//================================================================================
56
// wire declarations
57
//================================================================================
58
wire    spi_sclk_negedge    =   spi_sclk_internal & spi_sclk_inv                ; // pulse signal, indicates SCLK negedge
59
wire    spi_sclk_posedge    =  !spi_sclk_internal & spi_sclk_inv                ;
60
wire    update_edge         = (CPHA == 0) ? spi_sclk_negedge : spi_sclk_posedge ; // Select update and sample edges based on CPHA
61
wire    sample_edge         = (CPHA == 0) ? spi_sclk_posedge : spi_sclk_negedge ;
62

63
wire    spi_start_op_pulse                                          ;
64

65
//================================================================================
66
// assign declarations
67
//================================================================================
68
assign  spi_start_op_pulse  =   !spi_start_op_d0 & spi_start_op_d1  ;
69

70
//================================================================================
71
// MAIN CODE
72
//================================================================================
73

74
// sync start_op signal
75
always  @(posedge clk or negedge rst_n) begin
76
    if (!rst_n) begin
77
        spi_start_op_d0 <=  1'b0            ;
78
        spi_start_op_d1 <=  1'b0            ;
79
    end else begin
80
        spi_start_op_d0 <=  start_op        ;
81
        spi_start_op_d1 <=  spi_start_op_d0 ;
82
    end
83
end
84

85
// spi busy indicator
86
always  @(posedge clk or negedge rst_n) begin
87
    if (!rst_n) begin
88
        spi_busy    <=  1'b0                ;
89
    end else if (spi_start_op_pulse) begin
90
        spi_busy    <=  1'b1                ;
91
    end else if (spi_end) begin
92
        spi_busy    <=  1'b0                ;
93
    end else begin
94
        spi_busy    <=  spi_busy            ;
95
    end
96
end
97

98
// REGION_HEADER------------------------------------------------------------------------------------
99
// generate spi_sclk_inv signal
100
always  @(posedge clk or negedge rst_n) begin
101
    if (!rst_n) begin
102
        clk_cnt         <=  8'd0                    ;
103
        spi_sclk_inv     <=  1'b0                   ;
104
    end
105
    else if (clk_cnt == CLK_DIV - 1'b1) begin
106
        clk_cnt         <=  8'd0                    ;
107
        spi_sclk_inv     <=  1'b1                   ;
108
    end
109
    else if (clk_cnt == CLK_DIV[7:1] - 1'b1) begin
110
        clk_cnt         <=  clk_cnt + 1'b1          ;
111
        spi_sclk_inv     <=  1'b1                   ;
112
    end
113
    else begin
114
        clk_cnt         <=  clk_cnt + 1'b1          ;
115
        spi_sclk_inv     <=  1'b0                   ;
116
    end
117
end
118

119
// generate spi_sclk_internal signal
120
always  @(posedge clk or negedge rst_n) begin
121
    if (!rst_n) begin
122
        spi_sclk_internal   <=  1'b0                ;
123
    end else if (spi_sclk_inv) begin
124
        spi_sclk_internal   <=  !spi_sclk_internal  ;
125
    end else begin
126
        spi_sclk_internal   <=   spi_sclk_internal  ;
127
    end
128
end
129

130
// assign continouous clock
131
generate
132
    if (CONTINUOUS_CLK == 1'b1)
133
        assign spi_sclk = spi_sclk_internal ^ CPOL                                  ;
134
    else
135
        assign spi_sclk = (spi_cs_n == 1'b1) ? CPOL : (spi_sclk_internal ^ CPOL)    ;
136
endgenerate
137
// REGION_FOOTER------------------------------------------------------------------------------------
138

139
// count data bit
140
always  @(posedge clk or negedge rst_n) begin
141
    if (!rst_n) begin
142
        data_bit_cnt    <=  8'd0                            ;
143
    end
144
    else if (
145
        spi_busy        &&
146
        update_edge     &&
147
        (data_bit_cnt  < DATA_WIDTH)
148
    ) begin
149
        data_bit_cnt    <=  data_bit_cnt + 1'b1             ;
150
    end else if (update_edge && data_bit_cnt == DATA_WIDTH) begin
151
        data_bit_cnt    <=  8'd0                            ;
152
    end else begin
153
        data_bit_cnt    <=  data_bit_cnt                    ;
154
    end
155
end
156

157
// send data
158
always  @(posedge clk or negedge rst_n) begin
159
    if (!rst_n) begin
160
        spi_mosi        <=  MOSI_IDLE_STATE                 ;
161
        data_tx_buffer  <=  {DATA_WIDTH{1'b0}}              ;
162
    end else if (spi_start_op_pulse) begin
163
        data_tx_buffer  <=  dat_tx                          ;
164
    end
165
    else if (
166
        spi_busy                        &&
167
        update_edge                     &&
168
        (data_bit_cnt < DATA_WIDTH)
169
    ) begin
170
        spi_mosi        <=  data_tx_buffer[DATA_WIDTH-1]    ;   // output data, MSB First
171
        data_tx_buffer  <=  {                                   // left-shift data
172
            data_tx_buffer[DATA_WIDTH-2:0]  ,
173
            data_tx_buffer[DATA_WIDTH-1]
174
        };
175
    end else if (
176
        spi_busy                        &&
177
        update_edge                     &&
178
        (data_bit_cnt >= DATA_WIDTH)
179
    ) begin
180
        spi_mosi        <=  MOSI_IDLE_STATE                 ;
181
        data_tx_buffer  <=  {DATA_WIDTH{1'b0}}              ;
182
    end
183
end
184

185
// receive data
186
always  @(posedge clk or negedge rst_n) begin
187
    if (!rst_n) begin
188
        data_rx_buffer      <=  {DATA_WIDTH{1'b0}}  ;
189
    end else if (spi_cs_n == 1'b0 && sample_edge) begin
190
        data_rx_buffer[0]   <=  spi_miso            ;   // sample data
191
        data_rx_buffer[DATA_WIDTH-1:1] <= data_rx_buffer[DATA_WIDTH-2:0];   // right-shif in sampled data to buffer
192
    end else begin
193
        data_rx_buffer      <=  data_rx_buffer      ;
194
    end
195
end
196

197
// move data from data_rx_buffer to data_rx output and generate spi_end signal
198
always  @(posedge clk or negedge rst_n) begin
199
    if (!rst_n) begin
200
        spi_end <=  1'b0                ;
201
        dat_rx  <=  {DATA_WIDTH{1'b0}}  ;
202
    end else if (update_edge && (data_bit_cnt == DATA_WIDTH)) begin
203
        spi_end <=  1'b1                ;
204
        dat_rx  <=  data_rx_buffer      ;
205
    end else begin
206
        spi_end <=  1'b0                ;
207
    end
208
end
209

210
always  @(posedge clk or negedge rst_n) begin
211
    if (!rst_n) begin
212
        trans_end_d <=  1'b0            ;
213
    end else begin
214
        trans_end_d <=  spi_end         ;
215
    end
216
end
217

218
always  @(posedge clk or negedge rst_n) begin
219
    if (!rst_n) begin
220
        trans_start <=  1'b0            ;
221
    end else if (spi_busy & update_edge) begin
222
        trans_start <=  1'b1            ;
223
    end else begin
224
        trans_start <=  1'b0            ;
225
    end
226
end
227

228
always  @(posedge clk or negedge rst_n) begin
229
    if (!rst_n) begin
230
        spi_cs_n <=  1'b1               ;
231
    end else if (trans_start) begin
232
        spi_cs_n <=  1'b0               ;
233
    end else if (trans_end_d) begin // used a extended version to meet the timing requirements(clock to enable low time) of some device
234
        spi_cs_n <=  1'b1               ;
235
    end
236
end
237

238
endmodule

实现三线式 SPI 通信#

SDIO 通信完全不需要从头开始编写代码，以上方提供的 spi_master 模块的代码作为基础，将其作为一个子模块封装到顶层模块，再用 IOBUF 原语实现一个双向 IO 即可。

完整代码如下：

1
module sdio_interface (
2
  input   wire            clk             ,   //  模块的时钟信号
3
    input   wire            rst_n           ,   //  模块的复位信号，低电平有效
4

5
    input   wire            rh_wl           ,   //  读写控制信号, 读为高电平，写为低电平
6
    input   wire            sdio_start_op   ,   //  操作使能的脉冲信号
7
    input   wire    [15:00] register_addr   ,   //  16 位寄存器地址
8
    input   wire    [07:00] dat_tx          ,   //  要发送的数据
9
    output  wire    [07:00] dat_rx          ,   //  从 sdio 接口读取到的 8 位寄存器数据
10

11
    output  wire            spi_sclk        ,   //  串行时钟信号
12
    output  wire            spi_cs_n        ,   //  片选信号
13
    inout   wire            sdio            ,   //  双向 IO 端口
14
);
15

16
// 例化 spi_master 模块
17
wire            spi_mosi    ;
18
wire            spi_miso    ;
19
wire    [23:00] dat_rx_t    ;   //  将 spi_master 模块接收到的 24 位数据暂存到此处，我们只需要低八位的寄存器数据
20
wire    [07:00] data_bit_cnt;
21
wire    sdio_dir = (data_bit_cnt <= 16) ? 1'b0 : rh_wl; // 前 16 位：读写控制位和寄存器地址，固定为输出方向，低 8 位根据读写控制来调整方向
22
assign  dat_rx  =   dat_rx_t[07:00] ;   //  只取出低八位数据
23
spi_master # (
24
    .DATA_WIDTH             (   24                              ),  // data width, [1bit RW ctrl, 15 bits register addr, 8 bits data]
25
    .CPOL                   (   1'b0                            ),  // Clock polarity
26
    .CPHA                   (   1'b0                            ),  // Clock phase
27
    .CLK_DIV                (   8'd10                           ),  // input clk division, used to generate SCLK.
28
    .MOSI_IDLE_STATE        (   1'b0                            ),  // when module goes to idle. the MOSI line logic level will be set to this value
29
    .CONTINUOUS_CLK         (   1'b0                            )   // when set to 1'b1, the SCLK line will continouous or only toggle when cs is low logic if it sets to 1'b0.
30
) spi_master (
31
    .clk                    (   clk                             ),  // [I] [      ] module clock
32
    .rst_n                  (   rst_n                           ),  // [I] [      ] module reset signal, active-low
33

34
    .dat_tx                 (   {rh_wl, register_addr, dat_tx}  ),  // [I] [DW-1:0] the data to be transmitted to slave device
35
    .dat_rx                 (   dat_rx                          ),  // [O] [DW-1:0] the data received from the slave device
36

37
    .start_op               (   sdio_start_op                   ),  // [I] [      ] pulse, trigger SPI transfer
38
    .spi_end                (   spi_end                         ),  // [O] [      ] busy is high level when transferring data
39

40
    .spi_sclk               (   spi_sclk                        ),  // [O] [   0:0] serial clock
41
    .spi_cs_n               (   spi_cs_n                        ),  // [O] [   0:0] chip select signal, active low
42
    .spi_mosi               (   spi_mosi                        ),  // [I] [   0:0] master in slave out
43
    .spi_miso               (   spi_miso                        ),  // [O] [   0:0] master out slave in
44
    .data_bit_cnt           (   data_bit_cnt                    )   // [O] [   7:0] bit transmit counter
45
);
46

47
// 例化 IOBUF 原语
48
IOBUF # (
49
    .DRIVE          (   12              ),
50
    .IBUF_LOW_PWR   (   "TRUE"          ),
51
    .IOSTANDARD     (   "DEFAULT"       ),
52
    .SLEW           (   "SLOW"          )
53
) ms14d2600_spi_iobuf (
54
    .O              (   spi_miso        ),  //  IOBUF 原语的输出端口，接到 spi_miso 中
55
    .IO             (   sdio            ),  //  IOBUF 原语的双向端口，输出到模块端口
56
    .I              (   spi_mosi        ),  //  IOBUF 原语的输入端口，接到 spi_mosi 中
57
    .T              (   sdio_dir        )   //  IOBUF 原语的方向控制端口，low: output, high: input
58
);
59

60
endmodule

这里我实现的三线式 SPI 通信适用于我上面提到的某款 ADC 芯片通信时序，对于 sdio 方向的更改时机可以通过修改代码中第 21 行：

1
wire    sdio_dir = (data_bit_cnt <= 16) ? 1'b0 : rh_wl; // 前 16 位：读写控制位和寄存器地址，固定为输出方向，低 8 位根据读写控制来调整方向

将判断条件设置为你需要的值即可。