FPGA 串口通信 - 硬件日记

简介#

串口，即 UART(全称 Universal Asynchronous Receiver/Transmitter，中文正式名称为通用异步收发器)，是采用串行通信方式的接口。串行通信将字节数据按比特在一条数据线上逐个传输，其特点是线路简单，但传输速度较慢。

对于传输速度要求不高的场合，如工业控制、嵌入式开发等领域，串口通信是常客。

串口通信方式#

UART 通信需要两根信号线来实现，分别是 TXD 和 RXD。TXD 用来发送数据；RXD 用来接收数据。在发送数据时，将并行的 8 比特数据按比特在一条数据线上逐个传输。在接收数据时，将接收到的串行数据按比特解串成并行数据。发送时低位先发。

需要注意的是，两个串口设备通信时，不能把各自的 TXD 和 RXD 直接对应相连（即 TXD 接 TXD、RXD 接 RXD），而应该交叉连接：一个设备的 TXD 接另一个设备的 RXD，同时这个设备的 RXD 接另一个设备的 TXD。具体连接方式如下图所示。串口接线方式

串口通信数据格式#

如下图所示，下图为一个字节数据 (字符帧) 的传输格式异步串口通信数据格式图

起始位：标志着一帧数据的开始，该位固定为 0
数据位：一帧数据中的有效数据，在串口设置中可配置为 5、6、7、8 位
校验位：分为奇校验和偶校验。为了使得整体 1 的个数为对应的奇数/偶数，在该位补齐对应的 0 或 1，例图如下：
- 总结一下就是：奇偶校验是为了让传输的数据（包含校验位）中 1 的个数为奇数/偶数。如果传输字节中 1 的个数为偶数/奇数，则校验位的数据为 1，否则为 0。
停止位：标志着一个数据帧的结束。该位固定为 1

波特率#

串口通信中，我们用波特率表示数据传输的快慢。波特率表示每秒传输了多少个二进制位（bit）。通信双方各自使用本地时钟源，通过分频得到所需的波特率时钟信号。这种不需要额外传输时钟信号的方式，就是异步通信——其本质是双方各自依赖本地时钟，依靠起始位来完成字符同步。

常见的波特率有 9600、19200 以及 115200 等。波特率是人为规定的，理论上你可以设置任何速度的波特率，只要通信双方波特率一致，就可以正常通信。但实际硬件和软件通常只支持有限个常用值，这受限于系统时钟的分频：分频只能得到某些特定的数值，例如前面提到的常见波特率。此外，常见的操作系统和串口软件通常也只在常用波特率列表中提供选择，支持手动输入任意波特率的情况并不多。

实现代码#

串口发送模块#

该模块负责串口数据的发送

1
// FILE_HEADER_HEADER-------------------------------------------------------------------------------
2
// Copyright (c) 2026, Mr. Tian. All rights reserved.
3
//--------------------------------------------------------------------------------------------------
4
// AUTHOR           : Mr. Tian
5
// DESCRIPTION      : UART transmitter
6
//--------------------------------------------------------------------------------------------------
7
// REVISION HISTORY :
8
//  Rev: (2026-05-06) - Mr. Tian
9
//          Initial release.
10
// FILE_HEADER_FOOTER-------------------------------------------------------------------------------
11

12
module uart_tx # (
13
    parameter   CLOCK_FREQ  =   32'd100_000_000 ,   //  输入时钟频率 (200MHz)
14
    parameter   BAUD_RATE   =   32'd115200      ,   //  波特率
15
    parameter   DATA_BITS   =   8               ,   //  数据位
16
    parameter   PARITY      =   "ODD"           ,   //  校验方式，有 ODD(奇校验)、EVEN(偶校验)、SPACE(始终为 0)、MARK(始终为 1)、NONE(无校验)
17
    parameter   STOP_BITS   =   "1"                 //  停止位: 1, 1.5, 2，输入其它值则默认为 1 停止位
18
) (
19
    input                   clk     ,   //  [I][     ] 输入的模块时钟，推荐 100.000 MHz
20
    input                   rst_n   ,   //  [I][     ] 模块复位信号，低电平有效
21

22
    input   wire            tx_en   ,   //  [I][     ] 发送使能信号，高脉冲有效
23
    input   wire    [07:00] tx_data ,   //  [I][07:00] 要发送的数据
24

25
    output  reg             tx_busy ,   //  [O][     ] 发送机忙信号
26
    output  reg             txd         //  [O][     ] TXD 信号线
27
);
28

29
localparam  BAUD_CNT_MAX        =   CLOCK_FREQ / BAUD_RATE  ;   //  计数器的最大计数值
30
localparam  BAUD_CNT_MID        =   BAUD_CNT_MAX / 2        ;   //  计数器值的中点
31
localparam  HAS_PARITY          =   (PARITY != "NONE")      ;   //  是否使用了校验位
32
localparam  STOP_BIT_INDEX      =   DATA_BITS + (HAS_PARITY ? 1 : 0) + 1 ;  // 停止位在 bit_cnt 中的位置
33

34
// 根据停止位长度计算停止位结束时刻的 baud_cnt 计数值
35
// 1   -> 在停止位中点（BAUD_CNT_MAX/2 - 1）结束
36
// 1.5 -> 在停止位中点后继续 1 个位周期（BAUD_CNT_MAX + BAUD_CNT_MAX/2 - 1）
37
// 2   -> 在停止位中点后继续 1.5 个位周期（2*BAUD_CNT_MAX - 1）
38
// 为了保持代码一致，减 1 的操作在 always 语句中进行
39
localparam  STOP_BITS1_CNT      =   BAUD_CNT_MAX/2                  ;   //  停止位为 1   时计数器的值
40
localparam  STOP_BITS1_5_CNT    =   BAUD_CNT_MAX + BAUD_CNT_MAX/2   ;   //  停止位为 1.5 时计数器的值
41
localparam  STOP_BITS2_CNT      =   (2 * BAUD_CNT_MAX)              ;   //  停止位为 2   时计数器的值
42

43
localparam  STOP_END_CNT        =   (STOP_BITS == "1"  ) ? (STOP_BITS1_CNT  ) :
44
                                    (STOP_BITS == "1.5") ? (STOP_BITS1_5_CNT) :
45
                                    (STOP_BITS == "2"  ) ? (STOP_BITS2_CNT  ) :
46
                                     STOP_BITS1_CNT                             ;   // 停止位计数器的值，默认按停止位 1 处理
47

48
reg [31:00] baud_cnt    ;
49
reg [03:00] bit_cnt     ;
50
reg [07:00] data_reg    ;
51

52
wire        parity_bit  ;
53

54
// 校验位计算，使用的是缩位异或运算
55
// 缩位异或运算用来检查数据中 1 的个数是否为奇数，对其计算结果取反后可用于检查数据中 1 的个数是否为偶数
56
assign      parity_bit  =  (PARITY == "ODD"  ) ? ~(^tx_data[DATA_BITS-1:0]) :
57
                           (PARITY == "EVEN" ) ?   ^tx_data[DATA_BITS-1:0]  :
58
                           (PARITY == "MARK" ) ? 1'b1 :
59
                           (PARITY == "SPACE") ? 1'b0 :
60
                           (PARITY == "NONE" ) ? 1'b0 :
61
                           1'bz;
62

63
// 判断校验位的参数是否正确
64
initial begin
65
    if (
66
        !((PARITY == "ODD"  ) ||
67
          (PARITY == "EVEN" ) ||
68
          (PARITY == "MARK" ) ||
69
          (PARITY == "SPACE") ||
70
          (PARITY == "NONE" ))
71
    ) begin
72
        $error("Unknown PARITY value: [%s], for parameter PARITY, its value must be one of these values: ODD,EVEN,MARK,SPACE or NONE.", PARITY);
73
    end
74
end
75

76
// 打拍同步 tx_en 信号，检测上升沿
77
reg [2:0] tx_en_sr;
78
always @(posedge clk or negedge rst_n) begin
79
    if (!rst_n) tx_en_sr <= 3'b111;
80
    else        tx_en_sr <= {tx_en_sr[1:0], tx_en};
81
end
82
wire tx_en_rising_edge = (tx_en_sr[2:1] == 2'b01); // 上升降沿检测
83

84
//  当 tx_en 检测到上升沿时, 寄存输入的并行数据, 并拉高 busy 信号
85
always  @(posedge clk or negedge rst_n) begin
86
    if (!rst_n) begin
87
        data_reg    <=  8'b0        ;
88
        tx_busy     <=  1'b0        ;
89
    end else if (tx_en_rising_edge) begin
90
        data_reg    <=  tx_data     ;   //  检测到上升沿, 寄存输入的并行数据
91
        tx_busy     <=  1'b1        ;   //  拉高 busy 信号
92
    end else if (bit_cnt == STOP_BIT_INDEX && baud_cnt == STOP_END_CNT - 1'b1) begin
93
        data_reg    <=  8'b0        ;   //  计数到停止位时清空发送数据寄存器
94
        tx_busy     <=  1'b0        ;   //  拉低 busy 信号
95
    end else begin
96
        data_reg    <=  data_reg    ;
97
        tx_busy     <=  tx_busy     ;
98
    end
99
end
100

101
//  波特率计数器
102
always  @(posedge clk or negedge rst_n) begin
103
    if (!rst_n) begin
104
        baud_cnt    <=  16'd0           ;
105
    end else if (tx_busy) begin
106
        if(bit_cnt == STOP_BIT_INDEX) begin             //  停止位阶段
107
            if(baud_cnt < STOP_END_CNT)
108
                baud_cnt <= baud_cnt + 1'b1     ;       //  计数器计数到结束时刻
109
            else
110
                baud_cnt <= 16'd0               ;       // 到达停止位结束时刻，清零（随后rx_flag变低）
111
        end else begin
112
            if (baud_cnt < BAUD_CNT_MAX - 1'b1) begin   //  正常阶段，非停止位正常循环计数
113
                baud_cnt    <=  baud_cnt + 1'b1 ;       //  接收过程时计数器循环计数
114
            end else begin
115
                baud_cnt <= 16'd0               ;       // 完成了一个计数周期后清零
116
            end
117
        end
118
    end else begin
119
        baud_cnt    <=  16'd0                   ;       //  空闲状态清零
120
    end
121
end
122

123
//  接收数据计数器
124
always  @(posedge clk or negedge rst_n) begin
125
    if (!rst_n) begin
126
        bit_cnt         <=  4'd0            ;
127
    end else if (tx_en_rising_edge) begin
128
        bit_cnt         <=  4'd0            ;
129
    end else if (tx_busy) begin
130
        if (bit_cnt < STOP_BIT_INDEX) begin
131
            if(baud_cnt == BAUD_CNT_MAX - 1'b1) begin  // 每个位周期结束时自增
132
                bit_cnt <=  bit_cnt + 1'b1  ;
133
            end else begin
134
                bit_cnt <=  bit_cnt         ;
135
            end
136
        end else begin      // 已到达停止位索引，保持不变，等待 rx_flag 拉低
137
            bit_cnt     <=  bit_cnt         ;
138
        end
139
    end else begin
140
        bit_cnt <= 4'd0 ;   //  空闲状态清零
141
    end
142
end
143

144
//  根据 bit_cnt 来发送数据到 txd 端口
145
always @(posedge clk or negedge rst_n) begin
146
    if(!rst_n)
147
        txd <=  1'b1    ;
148
    else if(tx_busy) begin                          // 系统发送忙状态时
149
        if(baud_cnt == BAUD_CNT_MID - 1'b1) begin   // 判断 baud_cnt 是否计数到数据位的中间
150
            if (bit_cnt == 0) begin
151
                txd <=  1'b0                ;   //  起始位
152
            end else if((bit_cnt >= 1) && (bit_cnt <= DATA_BITS)) begin
153
                txd <=  data_reg[bit_cnt-1] ;   //  由低到高位发送数据
154
            end else if (HAS_PARITY == 1'b1 && bit_cnt == STOP_BIT_INDEX - 1) begin
155
                txd <=  parity_bit          ;   //  发送校验位
156
            end
157
        end else begin
158
            txd <=  txd ;
159
        end
160
    end else begin
161
        txd <=  1'b1    ;   // 空闲时清零（不保留残余）
162
    end
163
end
164

165
endmodule

串口接收模块#

该模块负责串口数据的接收

1
// FILE_HEADER_HEADER-------------------------------------------------------------------------------
2
// Copyright (c) 2026, Mr. Tian. All rights reserved.
3
//--------------------------------------------------------------------------------------------------
4
// AUTHOR           : Mr. Tian
5
// DESCRIPTION      : UART receiver
6
//--------------------------------------------------------------------------------------------------
7
// REVISION HISTORY :
8
//  Rev: (2026-05-06) - Mr. Tian
9
//          Initial release.
10
// FILE_HEADER_FOOTER-------------------------------------------------------------------------------
11
module uart_rx # (
12
    parameter   CLOCK_FREQ  =   32'd100_000_000 ,   //  输入时钟频率 (200MHz)
13
    parameter   BAUD_RATE   =   32'd115200      ,   //  波特率
14
    parameter   DATA_BITS   =   8               ,   //  数据位
15
    parameter   PARITY      =   "ODD"           ,   //  校验方式，有 ODD(奇校验)、EVEN(偶校验)、SPACE(始终为 0)、MARK(始终为 1)、NONE(无校验)
16
    parameter   STOP_BITS   =   "1"                 //  停止位: 1, 1.5, 2，输入其它值则默认为 1 停止位
17
) (
18
    input                   clk     ,   //  [I][     ] 模块时钟
19
    input                   rst_n   ,   //  [I][     ] 复位信号，低有效
20

21
    input   wire            rxd     ,   //  [I][     ] RXD 信号线
22

23
    output  reg     [07:00] rx_data ,   //  [O][07:00] 接收到的数据
24
    output  reg             rx_done ,   //  [O][     ] 接收完成标志（高脉冲）
25
    output  reg             rx_err      //  [O][     ] 错误标志（校验错误或帧错误）
26
);
27

28
localparam  BAUD_CNT_MAX        =   CLOCK_FREQ / BAUD_RATE  ;   //  计数器的最大计数值
29
localparam  BAUD_CNT_MID        =   BAUD_CNT_MAX / 2        ;   //  计数器值的中点
30
localparam  HAS_PARITY          =   (PARITY != "NONE")      ;   //  是否使用了校验位
31
localparam  STOP_BIT_INDEX      =   DATA_BITS + (HAS_PARITY ? 1 : 0) + 1 ;  // 停止位在 bit_cnt 中的位置
32

33
// 根据停止位长度计算停止位结束时刻的 baud_cnt 计数值
34
// 1   -> 在停止位中点（BAUD_CNT_MAX/2 - 1）结束
35
// 1.5 -> 在停止位中点后继续 1 个位周期（BAUD_CNT_MAX + BAUD_CNT_MAX/2 - 1）
36
// 2   -> 在停止位中点后继续 1.5 个位周期（2*BAUD_CNT_MAX - 1）
37
// 为了保持代码一致，减 1 的操作在 always 语句中进行
38
localparam  STOP_BITS1_CNT      =   BAUD_CNT_MAX/2                  ;   //  停止位为 1   时计数器的值
39
localparam  STOP_BITS1_5_CNT    =   BAUD_CNT_MAX + BAUD_CNT_MAX/2   ;   //  停止位为 1.5 时计数器的值
40
localparam  STOP_BITS2_CNT      =   (2 * BAUD_CNT_MAX)              ;   //  停止位为 2   时计数器的值
41

42
localparam  STOP_END_CNT        =   (STOP_BITS == "1"  ) ? (STOP_BITS1_CNT  ) :
43
                                    (STOP_BITS == "1.5") ? (STOP_BITS1_5_CNT) :
44
                                    (STOP_BITS == "2"  ) ? (STOP_BITS2_CNT  ) :
45
                                     STOP_BITS1_CNT                             ;   // 停止位计数器的值，默认按停止位 1 处理
46

47
reg [31:00] baud_cnt    ;
48
reg [03:00] bit_cnt     ;
49
reg [07:00] rx_reg      ;
50
reg         rx_parity   ;   //  接收到的校验位
51

52
// 打拍同步 rxd 信号，检测下降沿
53
reg [2:0] rxd_sync;
54
always @(posedge clk or negedge rst_n) begin
55
    if (!rst_n) rxd_sync <= 3'b111;
56
    else        rxd_sync <= {rxd_sync[1:0], rxd};
57
end
58
wire rxd_fall = (rxd_sync[2:1] == 2'b10); // 下降沿检测
59
wire rxd_s    = rxd_sync[2];              // 同步后的电平
60

61
// 校验计算逻辑
62
wire    parity_check;
63
assign  parity_check    =  (PARITY == "ODD"  ) ? ~(^rx_reg[DATA_BITS-1:0]) :
64
                           (PARITY == "EVEN" ) ?   ^rx_reg[DATA_BITS-1:0]  :
65
                           (PARITY == "MARK" ) ? 1'b1 :
66
                           (PARITY == "SPACE") ? 1'b0 :
67
                           (PARITY == "NONE" ) ? 1'b0 :
68
                           1'bz;
69
initial begin
70
    if (
71
        !((PARITY == "ODD"  ) ||
72
          (PARITY == "EVEN" ) ||
73
          (PARITY == "MARK" ) ||
74
          (PARITY == "SPACE") ||
75
          (PARITY == "NONE" ))
76
    ) begin
77
        $error("Unknown PARITY value: [%s], for parameter PARITY, its value must be one of these values: ODD,EVEN,MARK,SPACE or NONE.", PARITY);
78
    end
79
end
80

81
// 接收标志指示器
82
reg     rx_flag;
83
wire    start_en = rxd_fall & ~rx_flag;
84
always  @(posedge clk or negedge rst_n) begin
85
    if (!rst_n) begin
86
        rx_flag <=  1'b0    ;
87
    end else if (start_en) begin    //  检测到起始位
88
        rx_flag <=  1'b1    ;       //  接收过程中，标志信号 rx_flag 拉高
89
        // 根据停止位长度，在指定时刻结束接收
90
    end else if (bit_cnt == STOP_BIT_INDEX && baud_cnt == STOP_END_CNT - 1'b1) begin
91
        rx_flag <=  1'b0    ;
92
    end else begin
93
        rx_flag <= rx_flag  ;
94
    end
95
end
96

97
//  波特率计数器
98
always  @(posedge clk or negedge rst_n) begin
99
    if (!rst_n) begin
100
        baud_cnt    <=  16'd0           ;
101
    end else if (rx_flag) begin
102
        if(bit_cnt == STOP_BIT_INDEX) begin             //  停止位阶段
103
            if(baud_cnt < STOP_END_CNT)
104
                baud_cnt <= baud_cnt + 1'b1     ;       //  计数器计数到结束时刻
105
            else
106
                baud_cnt <= 16'd0               ;       // 到达停止位结束时刻，清零（随后rx_flag变低）
107
        end else begin
108
            if (baud_cnt < BAUD_CNT_MAX - 1'b1) begin   //  正常阶段，非停止位正常循环计数
109
                baud_cnt    <=  baud_cnt + 1'b1 ;       //  接收过程时计数器循环计数
110
            end else begin
111
                baud_cnt <= 16'd0               ;       // 完成了一个计数周期后清零
112
            end
113
        end
114
    end else begin
115
        baud_cnt    <=  16'd0                   ;       //  空闲状态清零
116
    end
117
end
118

119
//  接收数据计数器
120
always  @(posedge clk or negedge rst_n) begin
121
    if (!rst_n) begin
122
        bit_cnt         <=  4'd0            ;
123
    end else if (rx_flag) begin
124
        if (bit_cnt < STOP_BIT_INDEX) begin
125
            if(baud_cnt == BAUD_CNT_MAX - 1'b1) begin  // 每个位周期结束时自增
126
                bit_cnt <=  bit_cnt + 1'b1  ;
127
            end else begin
128
                bit_cnt <=  bit_cnt         ;
129
            end
130
        end else begin      // 已到达停止位索引，保持不变，等待 rx_flag 拉低
131
            bit_cnt     <=  bit_cnt         ;
132
        end
133
    end else begin
134
        bit_cnt <= 4'd0 ;   //  空闲状态清零
135
    end
136
end
137

138
//  根据 bit_cnt 来寄存 rxd 端口数据
139
always @(posedge clk or negedge rst_n) begin
140
    if(!rst_n) begin
141
        rx_reg      <= 8'b0                     ;
142
        rx_parity   <=  1'b0                    ;
143
    end else if(rx_flag) begin                          // 系统处于接收过程时
144
        if(baud_cnt == BAUD_CNT_MID - 1'b1) begin   // 判断 baud_cnt 是否计数到数据位的中间
145
            if((bit_cnt >= 1) && (bit_cnt <= DATA_BITS)) begin
146
                rx_reg[bit_cnt-1]   <= rxd_s    ;   //  数据位采样 (按位索引写入)
147
            end else if (HAS_PARITY == 1'b1 && bit_cnt == STOP_BIT_INDEX - 1'b1) begin
148
                rx_parity           <=  rxd_s   ;   //  采样校验位
149
            end
150
        end else begin
151
            rx_reg <= rx_reg;
152
        end
153
    end else begin
154
        rx_reg <= 8'b0;   // 空闲时清零（不保留残余）
155
    end
156
end
157

158
//  校验位判断, 若校验位不通过则将 rx_err 置 1
159
always  @(posedge clk or negedge rst_n) begin
160
    if (!rst_n) begin
161
        rx_err  <=  1'b0    ;
162
    end else if ((HAS_PARITY == 1'b1) && (rx_parity == parity_check)) begin
163
        rx_err  <=  1'b0    ;
164
    end else begin
165
        rx_err  <=  1'b1    ;
166
    end
167
end
168

169
//  赋值接收完成信号和接收到的数据
170
always @(posedge clk or negedge rst_n) begin
171
    if(!rst_n) begin
172
        rx_done <= 1'b0;
173
        rx_data <= 8'b0;
174
    end
175
    // 在停止位中点采样完毕时输出数据
176
    else if((bit_cnt == STOP_BIT_INDEX) && (baud_cnt == BAUD_CNT_MID - 1'b1)) begin
177
        rx_done <= 1'b1     ;  // 拉高接收完成信号
178
        rx_data <= rx_reg   ;  // 并对UART接收到的数据进行赋值
179
    end
180
    else begin
181
        rx_done <= 1'b0     ;
182
        rx_data <= rx_data  ;
183
    end
184
end
185

186
endmodule

封装后的串口顶层#

为了方便使用，直接将发送模块和接收模块作为两个子模块封装到一个顶层模块中。

1
// FILE_HEADER_HEADER-------------------------------------------------------------------------------
2
// Copyright (c) 2026, Mr. Tian. All rights reserved.
3
//--------------------------------------------------------------------------------------------------
4
// AUTHOR           : Mr. Tian
5
// DESCRIPTION      : Top level UART module encapsulating TX and RX
6
//--------------------------------------------------------------------------------------------------
7
// REVISION HISTORY :
8
//  Rev: (2026-05-06) - Mr. Tian
9
//          Initial release.
10
// FILE_HEADER_FOOTER-------------------------------------------------------------------------------
11
module uart # (
12
    parameter               CLOCK_FREQ  =   32'd100_000_000 ,   //  输入时钟频率 (200MHz)
13
    parameter               BAUD_RATE   =   32'd115200      ,   //  波特率
14
    parameter               DATA_BITS   =   8               ,   //  数据位
15
    parameter   [8*8-1:0]   PARITY      =   "ODD"           ,   //  校验方式，有 ODD(奇校验)、EVEN(偶校验)、SPACE(始终为 0)、MARK(始终为 1)、NONE(无校验)
16
    parameter   [8*8-1:0]   STOP_BITS   =   "1"                 //  停止位: 1, 1.5, 2，输入其它值则默认为 1 停止位
17
) (
18
    input                   clk     ,
19
    input                   rst_n   ,
20

21
    // TX 接口
22
    input   wire            tx_en   ,
23
    input   wire    [07:00] tx_data ,
24
    output  wire            tx_busy ,
25
    output  wire            txd     ,
26

27
    // RX 接口
28
    input   wire            rxd     ,
29
    output  wire    [07:00] rx_data ,
30
    output  wire            rx_done ,
31
    output  wire            rx_err
32
);
33

34
// 实例化发送模块
35
uart_tx #(
36
    .CLOCK_FREQ (CLOCK_FREQ ),
37
    .BAUD_RATE  (BAUD_RATE  ),
38
    .DATA_BITS  (DATA_BITS  ),
39
    .PARITY     (PARITY     ),
40
    .STOP_BITS  (STOP_BITS  )
41
) uart_tx_inst (
42
    .clk        (clk        ),
43
    .rst_n      (rst_n      ),
44
    .tx_en      (tx_en      ),
45
    .tx_data    (tx_data    ),
46
    .tx_busy    (tx_busy    ),
47
    .txd        (txd        )
48
);
49

50
// 实例化接收模块
51
uart_rx #(
52
    .CLOCK_FREQ (CLOCK_FREQ ),
53
    .BAUD_RATE  (BAUD_RATE  ),
54
    .DATA_BITS  (DATA_BITS  ),
55
    .PARITY     (PARITY     ),
56
    .STOP_BITS  (STOP_BITS  )
57
) uart_rx_inst (
58
    .clk        (clk        ),
59
    .rst_n      (rst_n      ),
60
    .rxd        (rxd        ),
61
    .rx_data    (rx_data    ),
62
    .rx_done    (rx_done    ),
63
    .rx_err     (rx_err     )
64
);
65

66
endmodule

回环测试(工程顶层)代码#

在这里我使用的开发板型号为 XC7K325TFFG900-2，时钟输入为差分信号输入

1
// FILE_HEADER_HEADER-------------------------------------------------------------------------------
2
// Copyright (c) 2026, Mr. Tian. All rights reserved.
3
//--------------------------------------------------------------------------------------------------
4
// AUTHOR           : Mr. Tian.
5
// DESCRIPTION      : Top module for uart loopback
6
//--------------------------------------------------------------------------------------------------
7
// REVISION HISTORY :
8
//  Rev: (2026-05-06) - Mr. Tian.
9
//          Initial release.
10
// FILE_HEADER_FOOTER-------------------------------------------------------------------------------
11
module uart_loopback_top # (
12
    parameter   CLOCK_FREQ  =   32'd200_000_000 ,   //  输入时钟频率 (200MHz)
13
    parameter   BAUD_RATE   =   32'd115200      ,   //  波特率
14
    parameter   DATA_BITS   =   8               ,   //  数据位
15
    parameter   PARITY      =   "NONE"           ,   //  校验方式，有 ODD(奇校验)、EVEN(偶校验)、SPACE(始终为 0)、MARK(始终为 1)、NONE(无校验)
16
    parameter   STOP_BITS   =   "1"                 //  停止位: 1, 1.5, 2，输入其它值则默认为 1 停止位
17
) (
18
    input                   sys_clk_p,              // 200MHz 差分时钟 P 端
19
    input                   sys_clk_n,              // 200MHz 差分时钟 N 端
20
    input                   rst_n   ,               // 复位信号（低有效）
21

22
    // 硬件引脚连接到串口芯片
23
    input                   uart_rxd,               // UART 接收引脚
24
    output                  uart_txd,               // UART 发送引脚
25

26
    // 连接到 LED 的状态指示
27
    output                  led_rx_done,
28
    output                  led_err
29
);
30

31
// 差分时钟输入转单端时钟输出
32
wire clk_200m_single;
33
IBUFDS ibufds_inst (
34
    .I  (   sys_clk_p       ),
35
    .IB (   sys_clk_n       ),
36
    .O  (   clk_200m_single )
37
);
38

39
// 例化串口模块
40
wire            tx_en   ;
41
wire    [07:00] tx_data ;
42
wire    [07:00] rx_data ;
43
wire            tx_busy ;
44
wire            rx_done ;
45
uart # (
46
    .CLOCK_FREQ (CLOCK_FREQ ),
47
    .BAUD_RATE  (BAUD_RATE  ),
48
    .DATA_BITS  (DATA_BITS  ),
49
    .PARITY     (PARITY     ),
50
    .STOP_BITS  (STOP_BITS  )
51
) uart_inst (
52
    .clk        (   clk_200m_single ),
53
    .rst_n      (   rst_n           ),
54

55
    // TX interface
56
    .tx_en      (   tx_en           ),
57
    .tx_data    (   tx_data         ),
58
    .tx_busy    (   tx_busy         ),
59
    .txd        (   uart_txd        ),
60

61
    // RX interface
62
    .rxd        (   uart_rxd        ),
63
    .rx_data    (   rx_data         ),
64
    .rx_done    (   rx_done         ),
65
    .rx_err     (   led_err         )
66
);
67

68
assign tx_data      = rx_data; // 回环测试：发送的数据为接收到的数据
69
assign tx_en        = rx_done; // 回环测试：发送使能信号为接收完成信号
70
assign led_rx_done  = rx_done; // 将接收完成信号输出到板载的一颗 led 上
71

72
endmodule